מבוא למפרטי PCIe 5.0

• מבוא למפרטי PCIe 5.0

מפרט PCIe 4.0 הושלם בשנת 2017, אך הוא לא נתמך על ידי פלטפורמות צרכניות עד לסדרת Rydragon 3000 של AMD ב-7nm, ובעבר רק מוצרים כמו מחשוב-על, אחסון מהיר ברמה ארגונית והתקני רשת השתמשו בטכנולוגיית PCIe 4.0. למרות שטכנולוגיית PCIe 4.0 טרם יושמה בקנה מידה גדול, ארגון PCI-SIG מפתח מזה זמן רב PCIe 5.0 מהיר יותר, קצב האות הוכפל מ-16GT/s הנוכחי ל-32GT/s, רוחב הפס יכול להגיע ל-128GB/s, ומפרט גרסה 0.9/1.0 הושלם. גרסה 0.7 של טקסט תקן PCIe 6.0 נשלחה לחברים, ופיתוח התקן נמצא במסלול. קצב הפינים של PCIe 6.0 הוגדל ל-64 GT/s, שהוא פי 8 מזה של PCIe 3.0, ורוחב הפס בערוצי x16 יכול להיות גדול מ-256GB/s. במילים אחרות, המהירות הנוכחית של PCIe 3.0 x8 דורשת רק ערוץ PCIe 6.0 אחד כדי להשיג זאת. מבחינת גרסה 0.7, PCIe 6.0 השיג את רוב התכונות שהוכרזו במקור, אך צריכת החשמל השתפרה עוד יותר.ד, והתקן הציג לאחרונה את ציוד תצורת ההספק L0p. כמובן, לאחר ההכרזה ב-2021, PCIe 6.0 יכול להיות זמין מסחרית ב-2023 או 2024 לכל המוקדם. לדוגמה, PCIe 5.0 אושר ב-2019, ורק עכשיו יש מקרי יישום.

בהשוואה למפרטים הסטנדרטיים הקודמים, מפרטי PCIe 4.0 הגיעו מאוחר יחסית. מפרטי PCIe 3.0 הוצגו בשנת 2010, 7 שנים לאחר הצגת PCIe 4.0, כך שאורך החיים של מפרטי PCIe 4.0 עשוי להיות קצר. בפרט, חלק מהספקים החלו לתכנן התקני PHY בשכבה פיזית של PCIe 5.0.

ארגון PCI-SIG צופה ששני הסטנדרטים יתקיימו יחד במשך זמן מה, ו-PCIe 5.0 משמש בעיקר עבור התקנים בעלי ביצועים גבוהים עם דרישות תפוקה גבוהות יותר, כגון כרטיסי מסך עבור בינה מלאכותית, התקני רשת וכן הלאה, מה שאומר ש-PCIe 5.0 סביר יותר להופיע בסביבות מרכזי נתונים, רשתות ו-HPC. התקנים עם דרישות רוחב פס נמוכות יותר, כגון מחשבים שולחניים, יכולים להשתמש ב-PCIe 4.0.

עבור PCIe 5.0, קצב האות הוגדל מ-16GT/s של PCIe 4.0 ל-32GT/s, תוך שימוש עדיין בקידוד 128/130, ורוחב הפס של x16 הוגדל מ-64GB/s ל-128GB/s.

בנוסף להכפלת רוחב הפס, PCIe 5.0 מביא שינויים נוספים, כולל שינוי בתכנון החשמלי כדי לשפר את שלמות האות, תאימות לאחור עם PCIe ועוד. בנוסף, PCIe 5.0 תוכנן עם סטנדרטים חדשים המפחיתים השהייה (latency) והנחתת אות למרחקים ארוכים.

ארגון PCI-SIG מצפה להשלים את גרסת 1.0 של המפרט ברבעון הראשון של השנה, אך הם יכולים לפתח סטנדרטים, אך הם אינם יכולים לשלוט מתי התקן הקצה יוצג לשוק, וצפוי שהתקני PCIe 5.0 הראשונים יופיעו השנה, ומוצרים נוספים יופיעו בשנת 2020. עם זאת, הצורך במהירויות גבוהות יותר הניע את גוף התקינה להגדיר את הדור הבא של PCI Express. מטרת PCIe 5.0 היא להגדיל את מהירות התקן בזמן הקצר ביותר האפשרי. לכן, PCIe 5.0 נועד פשוט להגדיל את המהירות לתקן PCIe 4.0 ללא תכונות חדשות משמעותיות אחרות.

לדוגמה, PCIe 5.0 אינו תומך באותות PAM 4 וכולל רק את התכונות החדשות הדרושות כדי לאפשר לתקן PCIe לתמוך ב-32 GT/s בזמן הקצר ביותר האפשרי.

אתגרי חומרה

האתגר העיקרי בהכנת מוצר לתמיכה ב-PCI Express 5.0 יהיה קשור לאורך הערוץ. ככל שקצב האות מהיר יותר, כך תדר הנושא של האות המועבר דרך לוח המודפס גבוה יותר. שני סוגים של נזק פיזי מגבילים את המידה שבה מהנדסים יכולים להפיץ אותות PCIe:

· 1. הנחתה של הערוץ

· 2. השתקפויות המתרחשות בערוץ עקב אי-רציפות עכבה בפינים, מחברים, חורים עוברים ומבנים אחרים.

מפרט PCIe 5.0 משתמש בערוצים עם הנחתה של -36dB בתדר 16 GHz. התדר 16 GHz מייצג את תדר Nyquist עבור אותות דיגיטליים של 32 GT/s. לדוגמה, כאשר אות PCIe5.0 מתחיל, ייתכן שיהיה לו מתח שיא-לשיא טיפוסי של 800 mV. עם זאת, לאחר המעבר דרך הערוץ המומלץ של -36dB, כל דמיון לעין פתוחה אובד. רק על ידי יישום שוויון מבוסס משדר (דה-הדגשה) ושוויון מקלט (שילוב של CTLE ו-DFE) יכול אות PCIe5.0 לעבור דרך ערוץ המערכת ולהתפרש במדויק על ידי המקלט. גובה העין המינימלי הצפוי של אות PCIe 5.0 הוא 10mV (לאחר שוויון). אפילו עם משדר כמעט מושלם עם ריצוד נמוך, הנחתה משמעותית של הערוץ מפחיתה את משרעת האות עד לנקודה שבה כל סוג אחר של נזק לאות הנגרם על ידי החזרה וצלב-דיבור ניתן לסגור כדי לשקם את העין.